NMOS/PMOS Perf. Booster strategy

Strain engineering은 트랜지스터의 채널에 적절한 변형을 만들어 전자나 정공의 이동 특성을 개선하는 기술입니다. 같은 크기의 소자에서도 구동전류를 높일 수 있어 performance booster라고 부릅니다. eSiGe와 embedded source/drain(eSD)는 이 전략에 사용되는 재료·구조와 공정 개념입니다. 중요한 대상은 게이트 금속 자체가 아니라 게이트가 제어하는 반도체 채널의 변형과 전하 수송입니다.

실리콘 CMOS에서 널리 쓰이는 대표적인 방향은 NMOS 채널에 전류 방향의 인장(tensile) 응력을, PMOS 채널에는 압축(compressive) 응력을 활용하는 것입니다. 다만 결정면·채널 방향·소자 구조에 따라 효과가 달라지므로 모든 재료와 방향에 적용되는 절대 법칙으로 외우기보다는 그 이유를 함께 이해하면 좋습니다.[1][2]

1. Stress와 strain은 어떻게 다를까요?

용어	의미	쉬운 비유
Stress·응력	재료 내부에 작용하는 단위 면적당 힘, 보통 Pa·MPa·GPa로 표현	고무줄을 당기거나 누르는 힘의 정도
Strain·변형률	기준 길이에 대한 길이 변화 등의 상대적 변형, 무차원	고무줄 길이가 얼마나 변했는가
Tensile·인장	특정 방향으로 늘어나는 변형을 유도	양끝을 당긴다
Compressive·압축	특정 방향으로 줄어드는 변형을 유도	양끝에서 누른다

한 방향의 단순한 길이 변화는 ε=ΔL/L₀로 표현할 수 있습니다. 실제 트랜지스터의 응력과 변형률은 3차원이고, 한 방향으로 늘어나면 다른 방향의 변형도 함께 생길 수 있습니다. 그래서 “인장인가 압축인가”와 함께 어느 방향에 작용하는지 표시해야 합니다.

2. 격자를 벌리면 전자가 지나갈 공간이 넓어지는 것일까요?

격자 간격의 변화는 직관적인 출발점이지만 전자를 작은 공처럼 생각해 원자 사이의 빈틈으로 통과한다고 설명하면 정확하지 않습니다. 전자는 결정의 에너지 밴드 안에서 움직입니다. 결정이 변형되면 밴드의 에너지와 모양, 각 상태에 분포하는 캐리어, 산란 과정이 달라질 수 있습니다.[2]

채널 변형을 이해하기 위한 개념 그림. 이동도 변화는 단순한 빈 공간의 확대가 아니라 밴드구조와 산란의 변화와 관련됩니다. 그림 출처: Wikipedia.

이동도 μ는 낮은 전계에서 캐리어가 전계에 얼마나 잘 반응해 이동하는지 나타내는 값입니다. 단순한 관계로 드리프트 속도 v=μE를 생각할 수 있습니다. 이동도가 높으면 같은 낮은 전계에서 더 큰 드리프트 속도를 얻을 수 있습니다. 고전계·짧은 채널에서는 속도 포화와 준탄도 수송 등이 중요해 이 관계만으로 구동전류를 계산할 수 없습니다.

쉬운 비유로는 단순히 도로를 넓히는 것보다 차량이 움직이는 길의 형태와 방해 요소를 함께 바꾸는 일에 가깝습니다. 전자와 정공이 사용하는 밴드가 다르므로 같은 변형을 주어도 얻는 효과가 다를 수 있습니다.

3. NMOS: 인장 변형을 어떻게 활용할까요?

NMOS의 주된 캐리어는 전자입니다. 적절한 인장 변형은 실리콘 전도대의 여러 에너지 골짜기(valley)의 상대적 에너지와 캐리어 분포, 수송 유효질량과 산란 조건을 바꾸어 전자 수송에 유리하게 작용할 수 있습니다. 개선의 크기는 채널 방향과 응력 성분에 따라 달라집니다.[2]

인장을 주는 방법은 하나가 아닙니다. 예를 들어 인장 응력을 가진 막으로 소자 주변을 덮는 stress liner/CESL 방식, 소스·드레인의 재료와 형상으로 채널을 당기는 방식 등이 있습니다. Intel의 90nm 기술 설명은 NMOS에는 고응력층, PMOS에는 embedded SiGe를 활용한 사례를 소개합니다. 즉 NMOS 성능 향상이 모두 동일한 eSD 재료에서 나오는 것은 아닙니다.[1]

실리콘 CMOS에서 널리 활용되는 채널 방향 응력의 개념: NMOS는 인장, PMOS는 압축을 활용하는 대표 사례입니다. 실제 효과는 결정 방향·구조·응력 전달에 따라 달라집니다.

eSD는 특정 물질 이름이 아닙니다

eSD는 보통 embedded source/drain, 즉 소스·드레인 부위를 파내고 적합한 재료를 넣어 형성하는 구조·공정을 뜻합니다. NMOS에는 고농도 n형 Si계 에피, Si:P나 Si:As 등의 조합, 혹은 연구·세대에 따라 Si:C 기반 응력원이 사용될 수 있습니다. eSD라는 이름만으로 재료 조성이나 인장 응력의 크기를 알 수는 없습니다.[3][5]

여기서 Si:C는 탄소가 소량 치환된 실리콘을 가리키는 표기이며, 전력반도체에서 말하는 벌크 SiC와 같은 의미로 읽으면 안 됩니다. 치환형 탄소를 포함한 S/D가 적절히 통합되면 채널에 인장 응력을 전달할 수 있지만, 치환율·결함·열처리에 따라 특성이 달라집니다.[3]

4. PMOS: 더 큰 격자의 SiGe가 왜 채널을 압축할까요?

PMOS의 주된 캐리어는 정공입니다. 적절한 압축 변형은 가전자대 구조와 밴드 분리, 수송에 기여하는 상태와 산란을 바꿔 정공 이동 특성을 개선할 수 있습니다. 정공은 단순히 전자가 빠진 구멍이 공간을 지나가는 입자라는 그림보다 가전자대의 전하 수송을 설명하는 개념으로 이해하는 것이 좋습니다.[2]

편안하게 이완된 SiGe의 격자는 같은 조건의 Si보다 큽니다. 그러나 Si 채널 양옆의 제한된 공간에 SiGe를 성장시키면 주변 Si와의 구속·결정 정합 때문에 응력이 발생합니다. 적절한 형상에서는 그 응력이 가운데 채널에 전달되어 채널 방향의 압축을 만들 수 있습니다. SiGe 자체의 자연 격자 크기와 Si 채널에 전달되는 변형 방향은 서로 다른 이야기입니다.

따라서 “SiGe는 격자가 작아서 정공이 잘 흐른다”는 설명은 맞지 않습니다. 핵심은 재료 간 격자 불일치와 기계적 구속을 이용해 원하는 채널 변형을 만드는 데 있습니다. Ge 함량을 높이면 응력 설계의 여지가 커지지만, 결함이나 변형 이완, 접합·접촉과 공정 안정성까지 함께 고려해야 합니다.[4]

5. 대표적인 성능 부스터를 비교하면

방법	주된 역할	함께 확인할 점
eSiGe S/D	PMOS 채널의 압축 응력원, 저항·접촉 설계와 연계	Ge 조성·도핑·결함·형상·변형 이완
n형 고농도 Si계 S/D 에피	NMOS의 낮은 접근·접촉 저항 및 응력 설계	재료 조성·도핑 활성화·확산·응력 전달
Si:C 기반 S/D	적절한 조건에서 NMOS 채널 인장 유도	치환형 탄소·결함·열적 안정성
Stress liner/CESL	막의 응력을 구조를 통해 채널에 전달	막 두께·응력 부호·배치·구조 강성

이 표는 여러 공개 기술의 대표적인 역할을 정리한 것이며 하나의 제품에 모두 쓰인다는 뜻은 아닙니다. 도핑과 변형은 구분해야 합니다. 도핑은 주로 캐리어 농도와 저항을 조절하고, 변형은 밴드와 수송 특성을 바꿉니다. 실제 공정에서는 두 효과와 접촉 조건이 함께 나타납니다.

6. 이동도가 좋아져도 칩 성능이 같은 비율로 좋아지지는 않습니다

전류는 채널뿐 아니라 소스·드레인과 접촉을 지나갑니다. 채널 이동도가 좋아져도 접근 저항과 접촉 저항이 크면 전체 개선은 제한될 수 있습니다. 낮은 전계에서 개념적으로 R전체≈R채널+R접근+R접촉으로 나누어 생각할 수 있습니다. 여기서는 접근·접촉 저항을 소스와 드레인 양쪽의 합으로 두며, 이 식은 고전계 MOSFET의 완전한 전류 모형이 아닙니다.

가정으로 전체 저항 100 중 채널이 40, 나머지가 60이라고 합시다. 다른 조건이 같고 채널 저항이 이동도에 반비례하는 단순 모형에서 이동도가 20% 좋아지면 채널 저항은 40÷1.2≈33.3이 됩니다. 전체는 약 93.3이고, 같은 전압의 전류 증가는 약 7.1%입니다. 이동도 20% 개선을 칩 속도 20% 개선으로 바로 바꿀 수 없다는 예입니다.

회로 지연 역시 대략 C×V/I 관계로 생각할 수 있으므로, 전류를 키우는 동안 기생용량이 늘면 이점이 줄어들 수 있습니다. 실제 비교에서는 VDD, Ioff, Vth, 소자 크기와 부하를 맞춰야 합니다. 한쪽의 누설전류를 더 허용한 결과를 같은 조건의 순수 이동도 이득처럼 읽지 않아야 합니다.

7. 공개 논문은 어떤 근거를 보여줄까요?

• Fischetti·Laux, 1996: 변형된 Si·Ge·SiGe의 밴드구조와 이동도를 계산하여 재료와 변형 조건에 따른 수송의 차이를 다룹니다. “격자를 벌리면 언제나 좋아진다”는 단순 설명보다 밴드와 산란을 함께 보아야 함을 보여줍니다.[2]
• Han 등, IEDM 2006: Ge 조성을 기울기 형태로 설계한 embedded SiGe에서 채널 변형을 유지해 비구배 eSiGe 대조군 대비 pFET 성능 향상을 보고했습니다. 특정 구조·조건의 비교이며 모든 공정의 보편적 향상률은 아닙니다.[4]
• Liu 등, VLSI Technology 2007: 치환형 탄소를 이용한 S/D 공정에서 채널 인장과 전자 이동도 개선을 보고했습니다. 논문 초록의 이동도 개선 35%와 sub-40nm 채널 소자의 전류 개선 6%는 서로 다른 지표입니다. 이 수치는 특정 실험 조건에 대한 결과입니다.[3]

8. FinFET과 GAA에서는 형상과 통합이 더 중요합니다

평면 소자에서 얻은 결과를 FinFET이나 nanosheet에 그대로 대입할 수는 없습니다. 채널의 결정면과 폭·두께, S/D 형상, 자유 표면과 주변 구조의 구속이 응력 전달을 바꿉니다. 나노시트에서는 channel release와 inner spacer 등 추가 공정도 S/D의 건전성과 기생성분에 영향을 줍니다.[6]

레이아웃에서도 활성영역의 길이, 절연 경계까지의 거리, 이웃 구조와 S/D 에피의 성장 공간이 실제 소자 특성과 연결될 수 있습니다. 따라서 부스터 기술은 재료 한 가지를 추가하는 작업이 아니라 공정·소자·설계 조건을 함께 맞추는 일입니다. 응력과 이동도만 최대화하기보다 저항·용량·누설·산포가 균형을 이루는지가 중요합니다.

공정의 구체적인 형성 흐름은 SOURCE & DRAIN MODULE PROCESS에서 이어서 살펴보겠습니다.

논문과 참고 자료

1. Intel, Strained Transistors. NMOS stress liner와 PMOS eSiGe의 공개 기술 사례.
2. M. V. Fischetti, S. E. Laux, Band structure, deformation potentials, and carrier mobility in strained Si, Ge, and SiGe alloys. Journal of Applied Physics, 1996.
3. Y. Liu 등, Strained Si channel MOSFETs with embedded silicon carbon formed by solid phase epitaxy. Symposium on VLSI Technology, 2007.
4. J.-P. Han 등, Novel enhanced stressor with graded embedded SiGe source/drain for high performance CMOS devices. IEDM, 2006.
5. Applied Materials, Materials Engineering is Key to Enabling Continued Logic Scaling, 2021.
6. imec, Entering the nanosheet transistor era.

공개 자료를 바탕으로 한 일반적인 기술 설명입니다. 구체적인 재료와 공정 순서는 소자 구조·기술 세대·제조사에 따라 다릅니다.