728x90 전체 글60 OPC의 미래 — AI Agent와 무인 MTO를 향한 진화 한때 OPC(Optical Proximity Correction) Engineer의 하루는 Layout을 선택하고, SEM 계측 데이터를 정리하고, Model을 Calibration하고, OPC runset을 돌린 뒤, ORC/LRC 결과에서 수많은 Hotspot을 찾아 수정하는 일의 연속이었습니다. 수천 번의 반복을 거쳐 Mask Tape-Out(MTO)에 도달하는 과정에는 숙련된 엔지니어의 판단뿐 아니라 상당한 수작업과 대기 시간이 들어갑니다.그러나 AI와 GPU 기반 Computational Lithography가 성숙하면서 질문이 바뀌기 시작했습니다. “OPC를 얼마나 빠르게 계산할 수 있는가?”에서 “Layout–Data–Model–Correction–Verification–MTO를 사람의 반복.. 2026. 10. 19. OPC [How to solve the error] OPC 업무에서 가장 어려운 순간은 Error가 검출되었을 때가 아니라, 그 Error가 어떤 단계에서 발생했는지를 구분해야 할 때입니다. 동일한 EPE Fail이라도 OPC runset의 수렴 문제일 수도 있고, OPC model의 예측력 부족, 잘못된 TDLO Target, SEM 계측 오차, Mask CD Error, 실제 Lithography/Etch 공정 변화가 원인일 수도 있습니다. 이때 원인 분석 없이 fragment를 무조건 잘게 나누거나 target bias를 추가하면 다른 pattern의 PW margin이나 MRC를 악화시킬 수 있습니다.이 글은 Foundry OPC/ORC 업무에서 자주 마주치는 문제를 현상 → 확인할 데이터 → 원인 판별 → 개선 조치 → 재검증 순서로 정리한 실무.. 2026. 10. 19. EUV OPC 관련 TECH EUV OPC는 DUV OPC에서 사용하던 Model Based OPC flow를 바탕으로 Mask 3D(M3D), Flare, Black Border, UNICOM, Resist 특성을 함께 반영하는 작업이다. EUV는 반사형 mask와 사입사 광학계를 사용하므로 같은 pattern이라도 방향과 slit position에 따라 wafer image가 달라질 수 있다. 여기서는 EUV OPC에 연결되는 주요 기술을 mask, scanner, model, resist 순서로 정리한다.1. Black Border와 OoBMask의 shot 외곽에는 불필요한 반사를 줄이기 위한 Black Border(BB)가 배치된다. EUV 반사를 낮추는 Multilayer 처리와 함께, Out-of-Band(OoB) 성분.. 2023. 9. 11. DESIGN RULE CHECK CODE [SVRF : POLYGON-DIRECTED] SVRF의 Polygon-directed operation은 polygon의 영역을 계산하거나, 조건을 만족하는 polygon을 선택하는 데 사용한다. AND와 NOT처럼 새로운 영역을 만드는 Boolean operation과, INSIDE나 TOUCH처럼 polygon 전체를 선택하는 operation을 구분하면 결과를 이해하기 쉽다.후속 operation을 연결할 때는 input과 output이 Original Polygon, Derived Polygon, Derived Edge, Derived Error 중 무엇인지 먼저 확인한다. INT/EXT/ENC의 출력과 [ ], ( ) 표현도 해당 statement의 output 형식에 맞추어 사용한다. 아래 도해에서는 입력 layer, 선택 조건과 결과 .. 2023. 8. 29. DESIGN RULE CHECK CODE[SVRF : INT/EXT/ENC] SVRF(Standard Verification Rule Format)는 Calibre에서 DRC와 layer operation을 작성하는 rule language이다. Width, space와 enclosure를 검사하는 것뿐 아니라 Derived Layer를 만들어 TDLO와 OPC 전후의 pattern을 분류하고 확인하는 데도 사용한다.PG out된 Design DB는 DRC를 통해 설계 규칙을 확인하고, 공정에 맞는 target 생성과 OPC를 거쳐 mask data로 이어진다. DRC는 geometry를, ORC는 model로 계산한 wafer pattern의 printability를 확인하므로 각 단계의 역할을 구분한다.IC design and verification flow1. SVRF Ru.. 2023. 8. 29. Forbidden Pitch — 회절차수·Defocus와 Through-Pitch 개선 Forbidden pitch는 주어진 illumination·mask·resist·공정 조건에서 특정 pitch 구간의 image quality나 process window가 주변 pitch보다 나빠지는 현상을 말합니다. 가장 작은 pitch보다 조금 넓은 pattern이 오히려 불안정할 수 있다는 점이 실무에서 중요합니다. ‘물리적으로 절대 인쇄할 수 없는 pitch’라기보다 정해진 조건과 허용 규격에서 피하거나 개선해야 하는 취약 구간으로 이해하는 편이 정확합니다.1. 고정된 pitch 배율이 아니라 조건부 취약 구간Forbidden pitch를 resolution pitch의 1.6–1.9배라고 일반적으로 정의할 수는 없습니다. 그런 범위가 특정 simulation이나 공정에서 관찰될 수는 있지만 .. 2023. 8. 28. SINGLE DIFFUSION BREAK PROCESS SINGLE DIFFUSION BREAK(SDB) PROCESS — DDB와의 차이, 공정 및 OPCFinFET의 미세화는 Gate Length를 줄이는 것만으로 끝나지 않습니다. 서로 다른 트랜지스터 또는 Standard Cell 사이의 Active(Fin) 영역을 얼마나 좁게 절연할 수 있는가도 Cell 면적을 결정합니다. 이를 위한 구조가 Diffusion Break(DB)이며, 대표적으로 Double Diffusion Break(DDB)와 Single Diffusion Break(SDB)가 있습니다.명칭에 Diffusion이 들어가지만 현대 FinFET에서는 실제로 Fin/Active를 전기적으로 분리하는 Isolation 구조를 뜻합니다. 원문처럼 단순히 Gate 사이의 Dummy Gate를 제.. 2023. 8. 22. SOURCE & DRAIN MODULE PROCESS Source & Drain(S/D) module은 트랜지스터 채널 양쪽에 전하를 공급하고 받아들이는 소스와 드레인 영역을 형성하는 공정 묶음입니다. 채널 자체나 채널 위의 게이트를 만드는 공정과는 구분해야 합니다. 이후 금속 contact가 S/D에 연결되지만, contact가 접속하는 S/D 영역과 게이트가 제어하는 채널은 같은 영역이 아닙니다.[1]S/D는 단순히 전류가 드나드는 단자만이 아닙니다. 저항과 접합 누설을 낮추고, 채널에 원하는 응력을 전달하며, 좁은 공간에서 금속 접촉을 확보해야 합니다. 같은 채널 구조라도 S/D를 어떻게 형성하느냐에 따라 구동전류와 기생성분, 산포가 달라질 수 있습니다.1. 소스·채널·드레인의 역할부터 구분하기영역주요 역할공정에서 관심을 갖는 점Source·소스채널로.. 2023. 8. 14. RPG & RMG MODULE PROCESS RPG와 RMG는 임시로 만들어 둔 dummy gate를 제거하고, 실제로 동작할 게이트 절연막과 금속 전극을 완성하는 공정입니다. 쉽게 말하면 먼저 자리와 모양을 잡아 둔 뒤, 열에 민감하고 전기적 성능이 중요한 재료를 후반에 넣는 방식입니다. 여기서는 RPG를 dummy polysilicon gate 제거, RMG를 Replacement Metal Gate로 구분하겠습니다. 세부 단계의 약칭은 공정 체계에 따라 다를 수 있습니다.핵심은 빈 공간을 금속으로 채우는 것만이 아닙니다. 채널 표면을 깨끗하게 보존하고, 매우 얇은 절연막과 일함수 조절층을 균일하게 형성하며, 남은 공간에 낮은 저항의 전극을 만들어야 합니다. 이 과정이 문턱전압, 누설, 구동전류와 신뢰성에 연결됩니다.1. Gate first와 .. 2023. 8. 14. GATE MODULE PROCESS GATE MODULE PROCESS — Dummy Gate에서 Metal Gate까지GATE Module Process는 FIN 또는 Nanosheet(NS) 채널을 만든 다음, 채널을 가로지르는 Gate 위치와 형상을 정의하는 FEOL 공정입니다. FinFET에서는 Gate가 Fin의 윗면과 양쪽 측면을 감싸고, GAA Nanosheet에서는 최종 Gate가 시트의 둘레를 감쌉니다. 따라서 Gate Length(CD), Gate Pitch, Gate Cut과 Spacer의 오차가 채널 제어 능력과 셀 면적, 수율에 영향을 줍니다.Gate-last(Replacement Metal Gate, RMG) 흐름에서는 이 단계의 Gate가 완성된 전극이 아니라 Dummy Gate(희생 Gate)입니다. 먼저 Du.. 2023. 8. 14. 이전 1 2 3 4 ··· 6 다음 728x90
