SOURCE & DRAIN MODULE PROCESS

Source & Drain(S/D) module은 트랜지스터 채널 양쪽에 전하를 공급하고 받아들이는 소스와 드레인 영역을 형성하는 공정 묶음입니다. 채널 자체나 채널 위의 게이트를 만드는 공정과는 구분해야 합니다. 이후 금속 contact가 S/D에 연결되지만, contact가 접속하는 S/D 영역과 게이트가 제어하는 채널은 같은 영역이 아닙니다.[1]

S/D는 단순히 전류가 드나드는 단자만이 아닙니다. 저항과 접합 누설을 낮추고, 채널에 원하는 응력을 전달하며, 좁은 공간에서 금속 접촉을 확보해야 합니다. 같은 채널 구조라도 S/D를 어떻게 형성하느냐에 따라 구동전류와 기생성분, 산포가 달라질 수 있습니다.

1. 소스·채널·드레인의 역할부터 구분하기

영역	주요 역할	공정에서 관심을 갖는 점
Source·소스	채널로 캐리어를 공급하는 쪽	캐리어 주입·접근 저항·접촉 저항
Channel·채널	게이트 전압에 따라 전류가 제어되는 경로	전계 제어·길이·두께·계면·이동도
Drain·드레인	채널을 통과한 캐리어를 받아들이는 쪽	전계 집중·접합 누설·접근 및 접촉 저항
S/D contact	반도체 S/D와 금속 배선을 연결	계면 상태·접촉 면적·접촉 비저항

일반적인 CMOS에서 NMOS S/D는 n형, PMOS S/D는 p형으로 높은 전도성을 확보하도록 형성합니다. S/D와 채널·웰 경계의 도핑과 구조는 전계와 누설에도 영향을 줍니다. 대칭적으로 보이는 소자라도 실제 회로에서의 source와 drain 역할은 바이어스와 구조 조건을 함께 보아야 합니다.

2. S/D 공정의 전체 흐름

아래는 recessed epitaxial S/D를 사용하는 로직 소자를 이해하기 위한 대표적인 흐름입니다. 모든 세대와 제조사에 공통인 고정 레시피는 아닙니다. 이온주입 중심의 평면 소자, FinFET, GAA에서는 순서와 세부 단계가 달라집니다.

단계	하는 일	왜 필요한가
게이트·spacer 등 기준 구조 준비	S/D와 채널의 상대 위치를 정한다	게이트를 보호하고 접합·기생성분을 제어한다
S/D recess 식각	선택한 S/D 위치의 반도체를 파낸다	에피 성장 공간과 응력원 형상을 만든다
표면 세정·preclean	자연산화막·잔류물·손상 상태를 관리한다	깨끗한 결정 성장 계면을 준비한다
선택적 에피 성장·SEG	노출된 결정에서 S/D 재료를 성장시킨다	저항·형상·응력·도핑을 함께 설계한다
도핑 및 활성화·열처리	필요한 도펀트를 도입·활성화하고 결함을 관리한다	전도성과 접합 분포를 맞춘다
후속 게이트·절연·접촉 공정과 연결	금속 게이트와 S/D contact 등을 완성한다	구조를 실제 전기적 연결로 이어준다

위 그림은 SEG 뒤에 SDE 이온주입과 두 번째 spacer, HDD·anneal 등이 배치된 한 가지 통합 예를 보여줍니다. SDE는 source/drain extension, I/I는 ion implantation, HDD는 heavily doped drain을 뜻합니다. 최근의 in-situ 도핑 에피 등에서는 도핑 단계와 순서가 달라질 수 있으므로 그림의 순서를 모든 공정의 표준으로 일반화하면 안 됩니다.

3. Spacer와 recess는 단순한 빈 공간이 아닙니다

게이트 옆 절연막인 spacer는 게이트와 S/D 사이의 위치 관계를 정하는 데 중요한 역할을 합니다. 너무 멀어지면 캐리어가 채널까지 접근하는 저항이 커질 수 있고, 너무 가까워지면 게이트와의 기생용량이나 누설·절연 문제가 커질 수 있습니다. 가장 짧거나 얇은 값이 언제나 최적은 아닙니다.

Recess는 깊이뿐 아니라 측방향으로 얼마나 파고드는지, 바닥과 모서리의 형상, 잔류 손상과 노출 결정면이 중요합니다. 이 형상이 에피의 성장 방향과 체적, 채널에 전달되는 응력, 접합 위치를 바꿉니다. 식각·에피·열처리를 함께 최적화하는 접근이 필요한 이유입니다.[2]

Self-aligned라는 말도 모든 위치 오차가 사라진다는 뜻은 아닙니다. 게이트와 spacer가 상대 위치의 기준을 제공하더라도 식각 bias, 막 두께와 형상 산포가 남습니다. 선택용 마스크와 후속 contact의 overlay도 별도로 관리해야 합니다.

4. 선택적 에피 성장: 필요한 곳에 좋은 결정을 만들기

Epitaxy는 아래 결정의 배열을 따라 반도체를 성장시키는 공정입니다. 선택적 에피 성장(SEG)은 노출된 결정 부위에서 주로 성장시키고 주변 절연막에서의 원하지 않는 핵생성을 억제하는 방식입니다. 선택성이 있다고 어떤 조건에서도 절연막 위에 전혀 성장하지 않는 것은 아닙니다.[3]

에피 직전 표면에 자연산화막이나 식각 잔류물이 남으면 성장 지연, 불균일과 계면 결함의 원인이 될 수 있습니다. 반대로 세정을 과하게 하면 필요한 반도체나 spacer까지 손상시킬 수 있으므로 표면 청정도와 재료 보존을 함께 맞춥니다.[4]

크게 성장시키기만 하면 저항이 줄어들까요?

S/D 체적과 접촉 가능한 면적을 확보하면 저항을 낮출 여지가 있습니다. 그러나 너무 커지면 옆 구조와 닿거나, 원하지 않는 에피 merge와 기생용량 증가가 생길 수 있습니다. 동일 전기 노드 안에서 의도적으로 합쳐진 S/D와 서로 다른 노드 사이의 불량 bridge는 구분해야 합니다. 성장 facet과 패턴 밀도에 따른 균일성도 중요합니다.

NMOS에는 고농도 n형 Si계 에피, PMOS에는 p형 도핑된 SiGe 등이 널리 활용되는 대표 사례입니다. 실제 재료는 세대와 목적에 따라 다릅니다. eSD는 embedded source/drain이라는 구조·공정 표현으로, 하나의 정해진 물질 이름이 아닙니다.[2][3]

5. Strain engineering: S/D에서 채널 성능까지 연결하기

실리콘 CMOS의 대표 전략은 NMOS 채널에 적절한 인장 응력을, PMOS 채널에는 압축 응력을 전달해 전하 수송을 개선하는 것입니다. 단순히 원자 사이의 빈틈을 넓히거나 좁혀 캐리어를 통과시키는 것이 아니라, 변형에 따른 밴드구조와 산란 특성의 변화로 이해해야 합니다.

PMOS의 embedded SiGe는 Si와의 격자 불일치와 주변 구조의 구속을 이용해 채널에 압축을 전달할 수 있습니다. NMOS의 인장은 stress liner나 적합한 S/D 재료·형상 등 여러 방법으로 구현됩니다. Ge 조성과 에피 체적만으로 응력의 효과를 결정할 수는 없습니다. 결정 방향과 변형 이완, 결함, 열 이력이 함께 작용합니다.[2][5]

물리적 원리와 공개 논문 사례는 NMOS/PMOS Perf. Booster strategy에서 더 자세히 설명했습니다. 공정 통합에서는 이동도만큼 S/D와 금속 접촉의 저항을 낮추는 일도 중요합니다.

6. 도핑·접합·열처리의 균형

도핑은 반도체에 도펀트를 넣어 전기적 특성을 조절하는 일입니다. 이온주입뿐 아니라 에피 성장 중 도펀트를 함께 넣는 in-situ doping도 활용됩니다. 도입한 원자 수와 실제 전기적으로 활성화된 캐리어 수는 같지 않을 수 있습니다. 도펀트의 자리와 응집, 결함 상태가 영향을 주기 때문입니다.[6]

열처리는 활성화와 손상 회복에 도움을 주지만 도펀트 확산과 재료의 변화도 일으킵니다. 온도를 높이거나 시간을 늘리면 무조건 좋은 것이 아니라, 원하는 접합 분포와 활성 농도를 얻으면서 앞서 형성한 구조가 견딜 수 있는 thermal budget 안에 있어야 합니다. 짧은 열처리 등 다양한 방법의 선택도 소자와 통합 조건에 달려 있습니다.

조절 방향	기대하는 이점	과도할 때의 우려
도핑 농도를 높인다	S/D 및 접촉 저항 개선	활성화 한계·도펀트 응집·확산·누설
접합을 채널 쪽으로 가깝게 한다	접근 저항 감소	단채널 효과·기생용량·누설
S/D 체적을 늘린다	전류 경로·접촉 면적·응력 설계 여유	원하지 않는 merge·용량·배치 제약
열처리 강도를 높인다	활성화·일부 결함 회복	접합 확산·응력 이완·재료 손상

전통적인 평면 MOSFET에서 LDD/extension과 고농도 S/D를 나누는 이유도 드레인 근처 전계와 저항을 함께 다루기 위해서입니다. 이 개념은 중요하지만 FinFET과 GAA의 구현을 평면 소자의 이온주입 순서와 동일하다고 보면 안 됩니다.

7. Contact까지 좋아야 구동전류가 살아납니다

S/D 반도체를 잘 만들었더라도 금속과의 접촉이 나쁘면 전류가 제한됩니다. 계면 산화막과 오염, 표면 도핑의 활성 상태, 접촉 재료와 면적이 영향을 줍니다. 실리사이드나 저저항 접촉 계면을 형성하는 방법도 쓰이지만 재료와 세부 방식은 플랫폼마다 다릅니다.

접촉저항 Rc와 접촉 비저항 ρc는 다른 지표입니다. Rc는 Ω, 접촉 비저항은 보통 Ω·cm²로 표현하며 구조 영향을 나누어 평가하려는 재료·계면 지표입니다. 단순한 균일 전류 모형에서는 Rc≈ρc/A로 생각할 수 있지만, 실제 작은 접촉에서는 전류 집중과 transfer length, 형상이 작용해 면적에 정확히 반비례하지 않을 수 있습니다.

논문 수치를 볼 때는 단위, 면적과 추출 구조를 확인해야 합니다. Ω·μm로 정규화한 저항과 Ω·cm²의 접촉 비저항을 직접 비교하면 안 됩니다. 또한 연구에서 보고한 매우 낮은 값이 곧바로 모든 제품·재료의 양산 조건을 뜻하지는 않습니다.[7]

8. FinFET에서 GAA로 가면 무엇이 더 어려워질까요?

FinFET에서는 좁은 fin 주변에서 에피 형상과 도핑을 균일하게 만드는 것이 중요합니다. 그림의 비스듬한 이온빔처럼 주입 각도를 사용하면 이웃 구조의 가림(shadowing), 옆면 도즈와 손상을 함께 고려해야 합니다. In-situ 도핑 에피도 이러한 문제를 다루는 선택지지만 모든 문제를 자동으로 없애는 것은 아닙니다.

Nanosheet GAA에서는 여러 채널 끝단에 S/D를 연결하고, 게이트와 S/D 사이에 inner spacer를 형성합니다. 이후 희생층을 제거해 채널을 분리하는 channel release 과정에서도 S/D 에피를 보존해야 합니다. Inner spacer와 S/D 재료·계면의 조합이 저항과 용량, 손상과 산포에 영향을 줍니다. 공개 연구에서도 inner spacer와 buffer 최적화를 통해 S/D 손상을 줄이는 접근이 다루어집니다.[8][9]

이 때문에 S/D module의 성공 기준은 에피가 잘 자랐다는 한 항목이 아닙니다. 후속 금속 게이트와 contact 공정까지 거친 뒤 원하는 전류·누설·신뢰성을 유지하는지 확인해야 합니다.

9. 측정 결과는 구조·재료·전기 특성을 함께 읽습니다

질문	측정·분석의 예	해석할 때 주의할 점
원하는 형상인가?	단면 TEM·SEM, 에피와 spacer 치수	일부 단면만으로 전체 산포를 단정하지 않는다
조성과 도핑은 맞는가?	조성 분석·SIMS 등의 농도 분포	화학적 도핑 농도와 활성 캐리어 농도를 구분한다
원하는 변형이 남아 있는가?	구조에 맞는 Raman·X선·회절 기반 분석	국소·평균 정보와 공간 분해능을 구분한다
전류 경로의 병목은 어디인가?	저항 추출 구조·접촉 구조·I–V 측정	채널·접근·접촉 저항을 가능한 범위에서 나누어 본다
성능 향상과 부작용은 무엇인가?	Id–Vg·Id–Vd, Ioff·Vth·기생용량·신뢰성	VDD·크기·누설 조건을 맞춰 비교한다

패터닝과 OPC 관점에서 연결되는 부분

선택용 마스크와 contact landing 영역은 CD·overlay·식각 형상의 영향을 받습니다. 좋은 노광 패턴이 최종 S/D·접촉 형상과 연결되는지 확인해야 하며, ADI만 맞았다고 에피와 접촉의 성능까지 보장되지는 않습니다. 반대로 에피 결함이나 도핑 활성화 문제를 OPC 하나로 해결할 수도 없습니다. 각 단계의 계측과 전기 결과를 연결해 원인을 분리하는 것이 중요합니다.

10. EOS 손상과 의도적인 응력 설계는 다릅니다

위 그림은 EOS(Electrical Overstress)에 의한 절연 파괴와 국소 발열, 금속 손상 등을 설명하는 사례 그림입니다. 정상적인 S/D 형성 순서나 strain booster의 성능 개선을 보여주는 그림은 아닙니다. 그림에 표시된 금속 용융·이동 해석 역시 해당 사례의 설명이며, 다른 소자 사진에 같은 원인을 바로 적용해서는 안 됩니다.

Strain engineering의 stress는 원하는 반도체 변형을 만드는 기계적 응력이고, EOS는 전압·전류 등 전기적 조건이 허용 범위를 벗어나 발생하는 손상입니다. ESD는 정전기 방전 현상으로 관련되지만 모든 EOS와 같은 시험·원인을 뜻하지 않습니다. 실제 고장 원인은 파형과 이력, 전기 측정과 물리 분석을 함께 확인해야 합니다.[10]

S/D module은 “전류가 잘 흐르는 양쪽 단자”를 만들면서 채널 제어와 절연을 지켜내는 공정입니다. 결국 낮은 저항, 적절한 응력, 낮은 기생성분과 누설, 안정적인 통합의 균형이 핵심입니다.

논문과 참고 자료

1. MIT OpenCourseWare, Computation Structures: MOSFET의 source·drain·gate와 스위칭 원리.
2. Applied Materials, Materials Engineering is Key to Enabling Continued Logic Scaling, 2021. 식각·에피·열처리를 통한 S/D 저항 최적화.
3. Applied Materials, Epitaxy.
4. Lam Research, Selective Etch Product Family. 정밀 선택 식각과 S/D deposition preclean.
5. Intel, Strained Transistors.
6. Applied Materials, 개질: 이온주입과 어닐링. · MIT 6.774, Lecture 13: 도펀트 활성화와 결함·열처리.
7. imec, Ga-doped Ge S/D contacts의 낮은 접촉 비저항 연구 소개, IEDM 2017.
8. imec, Entering the nanosheet transistor era.
9. Epi Source-Drain Damage Mitigation During Channel Release of Stacked Nanosheet Gate-All-Around Transistors. ECS Meeting, 2023.
10. Industry Council on ESD Target Levels, White Paper 4: Understanding Electrical Overstress. · TI Precision Labs, EOS and ESD.

공개 자료를 바탕으로 정리한 일반적인 공정 설명입니다. 실제 순서와 재료, 계측 방법은 소자 구조와 통합 방식에 따라 달라집니다.